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Xilinx的Zynq UltraScale+ RFSoC的特点、功能和应用简介
录入时间:2017/10/10 1:20:52

今年2月,为支持5G无线和无线回程的商业部署,赛灵思宣布实现5G无线技术的颠覆性突破,在其单芯片SoC平台上实现高性能 RF 数据转换器和“RF-Analog(射频模拟)”技术的集成。现在,赛灵思公开了其整个Zynq®  UltraScale+™ RFSoC产品线的细节,并面向那些开发多种5G终端应用、有线接入远端物理层( Remote-PHY )节点等应用的厂商开始发货。赛灵思RFSoC客户现在即可拥有设计和实现工具、评估平台以及芯片样片等,立即开展各种终端应用的开发。除了无线和有线技术之外,RFSoC还适用于包括测试测量和卫星通信等在内的多种射频应用。

作为 RF 信号链的一部分,Zynq UltraScale+ RFSoC器件采用集成软判定前向纠错(SD-FEC)内核,能解决 RF 信号链信号受损问题,并满足5G和DOCSIS 3.1规范要求。利用这些高密度高吞吐量纠错内核,赛灵思RFSoC不仅可服务于5G基带,而且还面向5G移动回程和DOCSIS 3.1 Remote-PHY提供所需的调制解调器功能。

单芯片RF-Analog集成,可将功耗和封装尺寸减少50-75%

All-Programmable RFSoC最多可将16x16个电信级射频采样ADC和DAC与可编程逻辑和ARM多处理子系统紧密集成在一起。

由于无需分立ADC和DAC器件,系统的功耗和封装尺寸可减少多达50-75%,如图1所示。

1:集成分立ADCDAC 组件后对功耗和面积的影响

除了 RF 数据转换器之外,集成模块还包括高能效的DSP子系统,支持灵活配置和 RF 信号调节。具体而言,子系统包括:

★   8个4GSPS或16个2GSPS 12位ADC,支持数字下变频 (DUC)

★   8-16个6.4GSPS14位DAC,支持数字上变频 (DDC)

★   直接 RF 采样,支持灵活的模拟设计,提高精度并降低功耗

直接 RF 采样,也就是能够直接对抵达的信号进行采样的能力,无需先向下转换到中频 (IF),这能为 RF 设计人员提供更高的灵活性。直接对信号进行数字化,再用现代化 DSP 技术进行信号调节,这能提高数字域的性能和可编程性,对先进的16nm FinFET工艺而言尤其有利。此前,直接采样技术的采用推广速度比较慢,主要是由于经济和能效低下使然。单芯片集成该技术到SoC,可提高 RF 技术在更广泛市场中的适用性。

软判定LDPC前向纠错支持5G访问/回程和DOCSIS 3.1

前向纠错对 RF 信号链和所有通信都至关重要,这种DSP技术能解决铜缆、光纤或空中接口等不同介质的数据传输信号受损问题(诸如信号衰减、失真等)。赛灵思推出FEC IP已经有20年了,而在2015年为满足有线通信应用的需求,在16nm UltraScale+ FPGA和MPSoC中引入了硬化Reed-Solomon FEC (RS-FEC)。

由于下一代无线和有线宽带对吞吐量提出了很高的要求,因此5G访问/回程和DOCSIS 3.1标准需要计算强度更高的FEC编码方案(即低密度奇偶校验 (LDPC) 编码),以尽可能提高 RF 传输的频谱效率。

LDPC实现方案涵盖FPGA中的IP软核乃至ASSP或ASIC中的固定硬化的内核,而Zynq UltraScale+ RFSoC能实现灵活性、吞吐量和能效的完美平衡,这要归功于可编程器件中全球首批硬化且全可编程的LDPC编解码内核。

2:集成式全可编程LDPC编解码器相对软核而言可将吞吐量提升10-20

有关功能包括:

★   高达42 Gb/s LDPC编码和10 Gb/s解码的系统吞吐量

★   Turbo解码,支持LTE向后兼容于4G LTE-Pro和LTE-Advanced

★   相对于IP软核实现方案而言,动态功耗降低80%

★   灵活可定制的LDPC 编码,不仅支持不断发展的标准要求而且还可实现产品差异化

★   软判定解码,可实现更高的可靠性

考虑到计算密集型矩阵乘法和持续的存储器读/写要求,SD-FEC硬化能满足高吞吐量系统的下一代标准要求,如5G基带。

全面的 RF 信号链

从直接 RF 转换和信号调节到FPGA逻辑加速和差异化乃至信号损坏修复,Zynq UltraScale+集成了全面的 RF 信号链(如图 3 所示)。信号链功能包括如下:

★   集成数据转换器中的 RF 信号调节

★   利用IP软核和定制FPGA逻辑实现线性化、纠错、差异化和加速

★   基带处理和加速,通过集成DSP和FEC内核纠错

★   多个100G以太网MAC内核

★   33Gb/s收发器可满足不断发展的连接标准要求

RFSoC紧密集成于ARM®处理器子系统,能为模拟、数字和嵌入式设计提供统一平台,从而简化了信号链上的校准和同步操作。

3:从无线电到调制解调器整合 RF 信号链

5G无线

单个解决方案不可能满足第五代无线系统的各种用例需求。Massive-MIMO、最新波束形成技术、毫米波传输等支持技术都有助于满足频谱效率、能效和网络密度等新一代技术要求。Zynq UltraScale+ RFSoC针对远程 RF 、基带和无线回程需求,在满足众多技术发展要求方面发挥着重要作用。

4All Programmable RFSoC支持5G架构

5G 新无线电(NR) Massive-MIMO

5G 新无线电(New Radio)的远端射频单元设计与实现是赛灵思RFSoC的最佳应用之一。既然Massive MIMO收发器通常能以二维阵列的形式整合大量天线(32、64乃至超过1,024+),借助Zynq UltraScale+可避免使用大量的大型分立组件,这是一项突破性进展。常见的SoC平台能简化射频前端 (RFFE) 和数字前端 (DFE) 之间移动数据造成的设计和集成开销。

不过,5G无线电的RFSoC实现方案不仅需要ADC和DAC集成。Zynq UltraScale+的可编程逻辑和处理子系统都包含无线电数字前端。具体而言,RFSoC可提供:

★   在UltraScale+ 16nm FinFET芯片上提供按钮式491MHz架构性能

★   支持高能效信号处理与波速形成的嵌入式DSP模块

★   数字预失真 (DPD)、DUC、DDC和峰值因数抑制 (CFR) 的相关IP

★   支持运营和维护 (O&M) 的ARM Cortex-A53和/或Cortex-R5

★   用于RF校准、DPD软件和波速形成控制的ARM Cortex-A53内核

★   灵活的L1-Split IP,可降低去程吞吐量需求

★   33Gb/s收发器CPRI接口,支持高性能去程网络接口

5:利用ZynqUltraScale+ RFSoC实现RF前端和数字前端无线电

基带

基带单元负责无线接入网 (RAN) 中计算强度最大的工作负载之一。为进一步提高成本效率,确保能够集中管理不同的无线电站点,4G/LTE网络中的基带单元通常在中央局池化,同时无线电与天线阵列共址。在基带卡中,FPGA、DSP、ASIC和GPPU共同承担工作负载。不过,随着电信级带宽提升,载波汇聚,以及波束形成需要矩阵计算功能,5G基带所需的硬件并行功能已经超出了目前4G/LTE的水平。

对可部署基带卡的海量吞吐量来说,制造商可将计算强度最大的任务(L1 PHY加速和卸载)交给Zynq UltraScale+ RFSoC完成,这种工作负载此前由DSP或ASIC完成。考虑到带宽要求、大量天线路径、灵活的数字学要求(波形参数化)和频谱效率LDPC吞吐量要求,5G中的L1加速计算强度比4G-LTE更高。

不光是要提供吞吐量,SD-FEC灵活性可支持 5G 最新3GPP版中指定的LDPC编码方案,能用用户自定义编码帮助厂商实现差异化。Tubo解码在5G逐渐部署情况下能提供4G LTE-Advanced和4G LTE-Advanced Pro支持。简而言之,就无线而言,SD-FEC结合软核的灵活性和ASIC的高性能。制造商能随着3GPP标准不断发展演进,并用RFSoC解决方案探索专有LDPC编码实现差异化。

如图6,SoC凭借如下优势,成为重要的基带计算引擎:

★   最高达到42 Gb/s编码和10Gb/s解码的LDPC SD-FEC吞吐量

★   超过6,000 GMAC的信号处理带宽,支持L1 Offloading

★   功耗优化型33 Gb/s收发器,支持12.2G CPRI /eCPRI,并能扩展到16G & 25G CPRI

6ZynqUltraScale+ RFSoC支持5G基带L1加速

能效对基带处理来说至关重要,在LDPC配置中,单个ZynqUltraScale+ SD-FEC内核在可编程逻辑中采用30,000 个逻辑单元,动态功耗提升5倍。RFSoC相对于软核吞吐量实现了10-20倍的提升,同时满足统一基带严格的功耗和散热要求。

无线回程

随着蜂窝部署密度的增加,将分布式/中央单元连接至核心网络的回程链路每个蜂窝站点,需要更高的吞吐量和容量。无线连接仍是最灵活的回程方式,而5G则能充分利用毫米波频谱(从30GHz到300GHz)实现类似光纤的连接速度。

采用Zynq UltraScale+ RFSoC实现的无线回程系统是安装在通讯塔或其它城市基础设施上的完全处于户外的单元,不仅可包含RF前端、数字无线电前端和调制解调器,而且还可执行数据包处理任务。与无线电或基带不同,回程主要利用RFSoC的RF-模拟和SD-FEC技术。

有了采用4x4信道系统的领先回程架构,可通过集成分立式ADC和DAC组件将功耗和占位面积锐减 30% 到 50%。尽管信道数量少于远程无线电,但回程吞吐量很大,上行速率达每秒30Gb。如图 7 所示,无线回程的Zynq UltraScale+ RFSoC实现方案包括:

★   支持运维 (O&M)功能的ARM处理系统

★   多达4x4 个TX/RX通道,支持RF集成(器件支持8x8)

★   可选旁通模式的LDPC SD-FEC(针对校正率较低的传输)

7:在无线回程中整合RF-AnalogSD-FEC

有线接入—Remote-PHY

有线多业务运营商 (MSO) 在发展基础设施、提高网络容量的过程中,承受了与移动网络提供商类似的压力,他们过去和现在在分布式架构和网络虚拟化上一直采用类似于4G-LTE到5G无线的发展路径。为通过前代有线电视技术 (DOCSIS 3.0) 实现 10 倍的数据速率(10Gb/s下游),DOCSIS 3.1标准旨在提高RF频谱的效率。反过来,MSO自然旨在以最小的开销提高该效率。

适用于分布式接入架构的深度光纤和 Remote-PHY

有线运营商是MSO战略的重要组成部分,他们正逐步转向分布式接入架构 (DAA)。在这些新一代架构中,此前前端完成的各项功能可转移靠近用户端,以便在分配工作量及分列时最大限度降低功耗、维护及升级成本。与蜂窝网络分布式基站类似,DAA也需要移动模拟转换及前端处理,使其靠近用户端。‘光纤深度’和 Remote-PHY 节点部署是这种重新架构的组成部分。

在‘光纤深度’中,前端局模拟光纤将进一步贴近用户端,做到尽可能靠近。这种距离无需进一步放大信号,从而增加了可用带宽。这就是推进DAA架构的第一步。

第二部是用 Remote-PHY 节点取代光学节点,用数字光纤驱动,这不仅可增大带宽,而且还可通过更短的无源同轴电缆满足更多用户需求。深度数字光纤和远程RF转换/处理相结合,可大幅提高电源及频谱效率,实现数千兆位的用户带宽。

支持 Remote-PHY RFSoCRF集成和LDPC FEC

Zynq UltraScale+ RFSoC可实现小巧的外形、高功率效率,并有助于符合DOCSIS 3.0和DOCSIS 3.1标准,因此Remote-PHY部署不仅可行,而且能升级满足未来需求。Remote-PHY整合RF及数字前端以及支持LDPCFEC的调制解调器。

8:采用All Programmable RFSoC部署Remote-PHY节点

R-PHY是多样化配置的复杂系统,由于在DAA架构中,前端设备支持的节点较多,因此需要高功率效率。基本1下游 x 2上游服务组Remote-PHY设备 (RPD) 采用Zynq UltraScale+ RFSoC实现,与传统FPGA/ASSP实现方案相比,可将功耗和占位面积锐减 30% 至 50%。这一降幅的实现途径是整合数据转换器,并提供各种服务可扩展灵活开通以及所支持用户的数量。

硬化SD-FEC,还可进一步提高功率效率。其LDPC支持是DOCSIS 3.1的重要要求,对整个同轴电缆上的频谱效率要求至关重要。软LDPC核不仅将需要多设备实现方案,而且还将浪费能够用来实现差异化的可编程逻辑。

可编程逻辑和完整的R-PHY IP组合助力实现高度的灵活性

事实上,可编程逻辑可为系统的其它部分实现高度的灵活性,从而能够随标准不断升级演进。综合而全面的IP组合包括实现完整R-PHY设备所需的所有必备组件,从而能快速启动,并为实现更大的差异化奠定坚实的基础。采用FPGA架构,MSO能现场升级硬件,无需大幅修改或彻底变革其基础架构。

全双工DOCSIS (FDX) Cable Labs标准可为相同频率的上下游服务提供强大的动力,是有线电视接入发展演进的下一站。该行业正翘首期盼支持在同轴电缆上实现对称频谱效率的FDX标准,其使用模式取决于Remote-PHY节点部署。由于该标准目前仍在制定之中,随着这一标准的成熟,将赛灵思软 IP 作为RFSoC标配的制造商和 MSO,必将开发出他们自己的FDX解决方案。

如图8所示,R-PHY的Zynq UltraScale+ RFSoC解决方案包括:

★   完整的R-PHY IP组合,如R-DEPI(下游)、R-UEPI(上游)、OFDM/A

★   用于管理流量并控制DPD的ARM Cortex-A53

★   集成多达8x8 个TX/RX数据转换器,可扩展

★   帮助达到DOCSIS 3.1标准的LDPC编解码器

★   支持MACSEC IP的100G以太网MAC核心,用于处理数据包

9:带全面IP组合的Remote-PHY节点中的ZynqUltraScale+ RFSoC

工具、IP与评估平台

All Programmable RFSoC配套提供一款完整的模数设计解决方案。与两个分立式子系统相比,RFFE和无线电DFE的开发和共同验证更加无缝。赛灵思面向整个系统的设计探索、启动、验证和最终实现提供所有组件的完整解决方案。全面的IP组合、工具套件和基础评估平台可实现这一切。

IP组合可帮助RF及数字设计人员很快启动并运行设计。经过验证的 RF 采样IP配套提供软件驱动程序。赛灵思广泛的IP组合包括无线无线电数字前端IP,如DPD、DUC、DDC和CFR内核,不仅支持现成产品的使用,而且还可进行定制,实现差异化。同理,完整的IP组合现在也适用于Remote-PHY系统,包括R-DEPI、R-UEPI和OFDM内核。

一体化工具流程涵盖所有设计领域,包括RF设计和仿真、数字逻辑设计和嵌入式软件开发等。Vivado® IP 集成器可简化IP和子系统在不同设计中的重复使用。设计面向RF或数字领域的DSP和系统架构可利用Vivado高层次综合实现采用C、C++或OpenCL的设计,也可利用系统生成器进行MATLAB®或Simulink®设计。

Zynq UltraScale+评估套件配套提供各种参考设计,也可用于技术评估和应用开发。

面向模数设计的可扩展SoC平台

有了All Programmable RFSoC,各种不同的终端市场可充分利用相同的模数硬件,这不仅可减少功耗和封装尺寸,而且还可实现可扩展性和不同的设计版本。RF、数字和嵌入式设计人员可能始终需要平衡相互冲突的需求,而统一的平台则可简化各领域间子系统的集成、同步和校准,能够适应不断发展变化的标准需求。5G 需求不断发展变化,单一无线电技术不可能满足所有需求,单一Remote-PHY配置也不可能满足所有有线电视接入的需求。对于所有终端市场而言,集成都是无缝实现和适应系统的最佳途径。


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