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RF-SOI高效功放可为5G毫米波网络节省数十亿美元
材料来源:《微波杂志》2020年5/6月号           录入时间:2020/6/17 6:58:50

RF SOI can Save $Billions in 5G mmWave Network Costs with Efficient PA

Joe Madden,Mobile Experts;Anirban Bandyopadhyay and Ned Cahoon,GlobalFoundries;Harish Krishnaswamy,MixComm

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5G毫米波网络是移动运营商高度优先发展的项目,因为消费者对数据需求的快速增长将很快超过6GHz以下的网络容量,它迫使美国的运营商充分利用更困难的毫米波频段1。事实上,运营商在高密度城市数据流量的驱动下,2019年已经部署了超过85000个5G毫米波无线单元,因为没有其它更好的方法来增加巨大的容量。

然而,5G毫米波网络的建设到目前为止仍是一条坎坷的道路。运营商发现,频率超过20GHz时信号的传输性能表现不理想。系统在视线条件下工作正常,但在非视线情况下信号出现了不稳定。在目前的现场部署中,上行链路是一个明显的限制。即使在2G、3G和4G系统中,情况也是如此,上行链路的链路预算通常比下行链路的低2-3dB。然而,这一次在5G毫米波现场试验中显示,两个链路预算之间的差异超过了15dB。因为5G网络需要一个闭环的信道估测,所以上下行都是必要的。但结果却是现场性能表现不够稳定。

毫米波的另一个主要挑战是沿传播路径产生的高衰减。障碍物、枝叶、雨水甚至手持设备都会增加约30dB或更多的衰减。而相控阵天线通过空间功率合成可以部分地克服这一限制,即把信号聚集到狭窄的定向波束中,并将天线阵列扩展到更宽的区域。相控阵的优点使它成为5G毫米波部署的基础,但是系统需要留有足够余量,因为信道中的任何微小变化都能很容易使路径损耗增加10dB。

今天的5G毫米波网络受到射频功率和散热的限制。早期的用户设备和用户前置设备(CPE)的上行链路等效全向辐射功率(EIRP)太弱,无法提供必要的链路预算裕度。同时,还有一些设备在测试过程中由于过热而关闭2

毫米波的成功显然取决于能否成功解决以下几个关键挑战:1)一定范围内的成本控制;2)热电功率预算;3)模块成本。本文着重讨论这些挑战,并比较了RF-SOI与其他半导体技术,展示了基于RF-SOI的毫米波相控阵系统如何为未来的5G毫米波基础设施提供最佳解决方案。

 

相控阵的基本结构和关键指标

相控阵天线由多个天线单元组成,每个单元都通过相移来控制波束(图1)。相移可以发生在射频(图1)或数字域中。要得到最佳波束形状,相控阵天线单元的间距(网格间距)通常为半个波长。对于毫米波而言,芯片内部和PCB的线路损耗非常高,所以尽量减少芯片到天线的线路损耗就显得非常重要。据此原理,毫米波的前端组件(LNA、PA、开关)需要尽量靠近每个天线单元。当频率为28GHz时,其λ/2为5.4mm,39GHz时则为3.9mm。由于网格间距的限制及集成电路/天线单元共址的需要而产生了散热问题。第一代解决方案由于功放(PA)的低效率加剧了这种情况。在发射效率低至5%至10%的情况下,前端功耗的绝大部分在网格间产生热量,而不是用于射频信号。因此,提高发射路径的线性效率对于下一代设计至关重要。

相控阵天线的阵列增益与阵元数(N)成正比。在发送(Tx)端,阵列增益和每个单元附加功率的组合导致输出功率相比单个单元以N2增加。相控阵的这一基本特性使得半导体性能和满足系统要求所需的阵列尺寸之间能够进行平衡。特别是为了达到相同的系统EIRP目标,每个单元输出功率的N2下降使得硅技术成为除最高功率应用场所外所有应用中最吸引人的选项。

最低要求是要有足够好的晶体管性能(fT和fmax)。设计人员需要晶体管截止频率和工作频率之间至少有5倍、最好是10倍的比率,以便在毫米波载波频率下获得可接受的增益和电路裕度。这意味着在39GHz的5G频段上,200GHz的fT和fmax是可接受的最低要求,而400GHz应该是首选。由于毫米波的高损耗,解决有源和无源器件的寄生是关键。使金属/介质堆栈中的损耗最小化是非常重要的,因为晶体管必须在金属顶层上驱动传输线,以提高功率合成网络的效率。厚的金属和介质堆栈对于减小这种损耗非常重要。基材的损耗也很重要;匹配网络的质量因数和传输线插入损耗会随着衬底电阻率的增加而提高。在接收(Rx)端,晶体管的NFmin对于低噪声电路很重要;在发送(Tx)端,击穿电压和安全工作区对于功放中高效的功率产生和天线开关中的功率处理都至关重要。

 

半导体技术:射频SOICMOSGaN

在RF-SOI技术中,CMOS晶体管是建立在由埋在硅衬底上的氧化物层隔离的顶层硅上。氧化物隔离降低了FET(场效应管)结对衬底的电容,提高了FET的性能。结果是采用SOI技术的晶体管的fT和fmax比相应的采用节点平面式CMOS技术的晶体管的fT和fmax都高。

例如,GlobalFoundries(GF)公司在生产中有一个45纳米RF SOI,该SOI已针对毫米波性能进行了优化。NFET和PFET的fT/fmax分别为290/330GHz和245/300GHz。金属/介质堆栈针对毫米波性能进行了优化,为低损耗传输线、组合网络和高Q无源器件提供单层或双层超厚铜层。基于RF-SOI的解决方案具有优越的前端性能和45nm的逻辑密度,典型的集成应用包括用于4单元和8单元波束赋形器的PA、LNA、移相器和合成器前端,还可以包括毫米波的上/下变频器和RF收发器。45nm的逻辑密度使高速SPI接口能与包含数千条目的大型波束表集成,从而为高移动性应用提供灵活的波束赋形。

RF-SOI技术的一个独特优势就是能够对衬底进行工程设计,以提高RF性能。高电阻率(>1K ohm-cm)衬底降低了信号在衬底的损耗,改善了传输线损耗和匹配网络的Q值。更高Q值的输入匹配网络可以获得较低的LNA噪声系数(NF)。此外,在衬底氧化物层下面设有高捕捉层(Trap Rich layer)的工程基板减少了寄生传导,否则它会降低开关谐波和线性度。RF-SOI晶体管之间被周围的氧化物完全隔离。由于FET是电隔离的,并且没有像CMOS那样的公共衬底节点,FET可以串联(堆叠)连接并偏置,使得电压均匀地分布在串联的每个FET上(图2)。串联连接克服了先进节点CMOS的低电压击穿限制,因为串联的击穿电压是堆叠中各个晶体管的BVds之和。这对前端电路的性能有很大的好处,从而提高了功率放大器的输出功率和效率,改善了天线开关的插入损耗和功率容量。45nm工艺的RF-SOI功放可以在28GHz下输出20-23dBm的峰值功率,效率也高(>40%),这与先进节点CMOS中的解决方案形成鲜明对比,先进节点FET的低击穿电压导致较低的功率输出和效率。RF-SOI功放的高效率对于降低5G阵列的热耗散和解决5G阵列的关键技术挑战之一都具有重要意义。

使用5G NR调制,功放要承受2倍电源电压的峰值射频电压。准确评估5G复杂波形下晶体管的退化过程,对于保证5G基础设施的高可靠性和满足使用寿命的要求具有重要意义。当前最好的评估工具是PDK,因为PDK软件天衣无缝地把可靠性模型与电路设计及仿真集成在一起了。

5G毫米波基站要达到的目标是60至65dBm的EIRP。图3展示了Tx相控阵想要达到65dBm EIRP所需的单元数量,作为每个功放单元的平均调制输出功率和相关的Tx阵列总功耗的函数。这一数据是利用不同技术实现的功放输出功率和效率的公开信息以及阵列“管道”(即功放驱动器或波束赋形电路等)中的功耗因素编制的。图3中可以看出,在每个功放输出功率的低端(对应于CMOS解决方案),阵列单元的数目变得非常大,超过500个单元,同时也增加了实现的复杂性和成本。相反,在每个功放输出功率的高端(对应于GaN),所需的阵元数量变得非常少,低至32个单元,这会增加阵列的总功耗,因为N2阵列增益很小,也就意味着EIRP是通过原始输出功率产生的。而RF-SOI-CMOS则处于复杂度相对于直流功率的“最佳点”,因为可以根据每个功放输出功率对阵列中256个单元的尺寸进行管理,得到较低的总Tx阵列功耗。

其实,三种技术方案各自都在一定范围里具有优势。CMOS最适合于非常大的阵列,因为当单个放大器的功率很低时,它的成本是比较低的。RF-SOI处于成本、功率效率和输出功率相对平衡的“中间地带”,适用于CPE和城市移动基础网。GaN则在链路不受点到点回程等上行链路限制的情况下,应用在更高的频带(≥60GHz),GaN放大器的高功率使得用较少单元的阵列就能保持较大的点到点传输距离。由于毫米波移动网络需要覆盖各种地形和满足各种容量的需求,很明显,所有这三种解决方案都有自己的用武之地:CMOS相控阵非常适合与大量接入点下连,例如在有大量移动用户的体育场中,因为它无需穿透建筑墙壁或窗户。GaN非常适合于长距离传输网络,具有较宽的波束和较少的转向要求。RF-SOI似乎最适合城市环境中的固定无线CPE和移动基础网络。

 

射频SOI毫米波前端模块设计面临的挑战

RF-SOI具有卓越的Tx和Rx性能以及数字集成能力,在电路设计和系统架构方面仍有巨大的创新机会,这两个方面都正在被诸如MixComm(在一些项目上与GF有合作)等公司积极探索之中。在Tx端,在保持长期可靠性的前提下,从堆叠SOI CMOS功放中获取最佳输出功率和效率的电路方法至关重要。甚至比峰值效率更重要的是调制下的平均效率,5G NR波形通常指示从1dB压缩点回退约8dB,为了在Tx端实现所需的3% EVM。除了功放电路设计外,整体前端模块(FEM)架构也会对系统的平均效率产生重大影响,所以认真严谨的系统架构设计及规划也至关重要。

数字预失真(DPD)可以用来从功放中获得更好的性能,但实践中这个过程是非常复杂的,由于流程和温度的变化,大规模阵列的功放之间将产生系统性和随机性的变化,还会引起波幅在波束赋形中逐渐变窄。因此,开发出新的阵列DPD算法和对DPD友好的功放架构才能使Tx的性能得到进一步提高。

对于大规模MIMO阵列,使用DPD是可能的,但它必须是一种“轻度”的DPD算法,其消耗的直流功率比功放中储存的更少。对于每路功放为低功率的巨大阵列,DPD可能并不值得使用,但是对于小阵列,在较高的RF功率下,DPD就可能成为一个重要的因素。这里一个很大的可能性是在多个RF路径之间共享DPD算法及其自适应引擎,本质上就是定期地更新DPD算法,而不是连续地更新,以节省用于单路功放的成本和功率。这种方法虽然牺牲了线性化水平,但却提高了更为重要的效率。

对于大规模相控阵列,其振幅和相位的不匹配是由工艺、温度和封装接口在单个FEM芯片通道之间以及芯片之间的变化引起的。用于补偿这些不匹配而内置的自测试和校准措施对于实现稳定和精确的大规模阵列非常重要。这些技术的实现需要一个自校准阵列,它能适应现场条件和制造工艺的变化,从而达到优化至关重要的射频前端的性能。

 

RF-SOI如何应对运营商的挑战

发射机输出功率应该是无线电信号传输中最基本的指标,而更高的输出功率可以用来改善毫米波链路的几乎每个方面。如更高的输出功率增加了射程,这意味着可以覆盖更大的小区半径,因此可以部署较少的基站,从而减少运营商的成本支出。或者,对于相同的小区半径,它可以在小区边缘实现更高的传输速率,从而提高服务质量。每个功放更高的输出功率可以通过波束赋形算法实现“宽波束”,而不是传统很窄的“铅笔波束”,从而提高在高移动性场景中信号的稳定性。每个功放更高的输出功率也可以用来降低材料成本,因为实现相同的EIRP需要更小的阵列。更小的阵列还具有自然的波束展宽和相关的稳定性。图4比较了基于基本CMOS的CPE阵列和具有同等天线数量的基于DPD 45nm RF-SOI的CPE阵列的上行链路吞吐率中值。图中可以看出,每个功放具有更高的输出功率可以显著提高链路预算,并使吞吐量提高了约2.7倍。

 

毫米波放大器的改进会带来什么影响?

三大挑战将决定毫米波能否成功:移动网络成本、热/功率预算和材料成本。经过前面我们对半导体基本原理的详细回顾表明,RF-SOI在所有这些领域都具有优势。

•更高的发射机功率对运营商的财务状况有着巨大的影响。在CPE中增加3dB的EIRP可以节省20%的网络建设成本,因为它允许基站部署在更远的距离,并且还提供了更高的频谱效率。这在网络层面上节省了数十亿美元,加上还有更大容量的好处。

•目前市场上几乎所有的射频器件都受到其热特性的限制。功放效率的提高直接影响到实际的EIRP。与其他技术相比,RF-SOI在热性能方面处于“最佳位置”,可以在功率、线性度和效率方面进行折衷,远远优于目前许多CPE中使用的CMOS。

•基于RF-SOI的射频器件可以在不使用数百个阵列单元的情况下实现高发射功率。RF-SOI工艺允许集成PA、LNA和上/下变频器,保持材料低成本和简化供应链。

总体而言,很明显,目前5G运营商面临的最大问题是上行链路功率不足。简单地将CPE升级为使用RF-SOI工艺的放大器可以将上行链路EIRP提高3dB或更多,从而提高网络的覆盖范围和容量。其他产品,如gNodeB阵列和手机,也可以通过类似的方式受益。


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