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TechnicalFeature 技术特写

大限度地提高功率回退下的PAE。一般 隔离度，在28GHz时开关晶体管的隔离
PAE和传输功率等高线图
来说，可通过降低器件静态偏置电流密 度仅为几dB2。减小晶体管尺寸可以改
Zload_at_mPdel_vs_PAE
6.5 + j8.0 度来实现。但是该方法中电流密度可往 善固有隔离度，但会增加导通状态下的
下调的范围受限于增益和线性度约束， 插入损耗并降低其线性度，因此不是一
1.0 2.0 5.0 因为这两者都随着电流密度的降低而恶 种可行的选择。这里采取的方法是采用
0.5
化。功率回退条件下的PAE和增益与线
片上电感补偿来改善关断状态隔离度。
mPdel_vs_PAE_Rho Pdel_dBm_contours_at_1_Pavs_Rho PAE_contours_at_1_Pavs_Rho –0.2 –0.5 0.5 1.0 –2.0 –5.0 性度之间有明确的折中关系。 经过细致设计确保导通状态下具有较低
0.2
设计中主要关心的线性度指标
插入损耗，以实现发射通道的高输出功
2.0
率和接收通道的低噪声系数。开关由一
是在功率回退条件下，IMD3必须小
于-35dBc。如图2所示，在偏置电流降
个比特位控制电压“V ctrl1 ”控制，该位
设置为4V时表示发射模式、0V时表示接
低的情况下，IMD3性能对基频负载条
收模式。“单刀双掷控制电路”（SPDT
件特别敏感。图2a显示了偏置为深AB类
–1.0
负载牵引仿真结果，并标出了P1dB下的
本质上是一对二线译码器。控制电路
和SPDT本身消耗的总电流仅1mA，由
PAE最佳点对应的负载。该图还给出了
m2 参考阻抗 Z0 = 5 的8×50μm器件在4V、75mA/mm时的 控制电路）可实现单比特控制，该电路
indep(m2) = 14.208 仿真所得该最佳负载和功率回退条件下 “VD_SW”处施加的+4V电源提供。
plot_vs(ThirdOrdIMD_I, Pload_dBm) = –39.245
IMD3的性能，表明离-35dBc的指标还有 接收通道的输入位于通过SPDT连接
三阶交调 (dBc) 大约4dB的裕度。仿真的PAE在该功率 到两级LNA输入的“天线”引脚处。接

–10
–20 回退条件下约为15%，且该效率只计入 收通道的输出位于标记为“LNA_RF out ”
–30 m2 器件的作用，不包括任何输出损耗。图 的引脚上。与PA一样，LNA也具有快
–40 2b显示了相同器件和偏置工作条件下， 速开关赋能电路，使得LNA在不工作时
–50 P1dB功率最佳点对应的负载以及IMD3 仅消耗低至0.1mA的电流。低噪声放大
–60 等信息。发现在相同的相对功率回退情 器设计过程的关键是找到一种消耗电流
–70 况下，其IMD3的性能明显更差，超出指
2 4 6 8 10 12 14 16 18 20 22 24 标5dB以上，而此时PAE和前一种条件相
输出功率, 两个频率 (dBm)
(a) 似，约为15.7%。
进一步评估了史密斯圆图上的其他
PAE和传输功率等高线图
阻抗点下，功放的P1dB和功率回退两种
Zload_at_mPdel_vs_PAE
9.5 + j4.5 2.0 条件下的性能。图2a中的负载条件明显
具有最好的综合性能，因此被选定用于
1.0
输出级设计。最终选择了52mA/mm的
mPdel_vs_PAE_Rho Pdel_dBm_contours_at_1_Pavs_Rho PAE_contours_at_1_Pavs_Rho –0.2 0.5 0.5 1.0 2.0 –5.0 偏置电流，并选择了8x50μm器件作为 图3：28GHz 5G通信射频前端模块MMIC
5.0
输出级的基本单元，以满足功率指标要
0.2
的芯片照片。
求。并根据总的传输增益指标确定了需
要三级放大。
通过依次为驱动放大级和预驱动
放大级选择最佳晶体管尺寸来设计完整
–0.5
–1.0
虑设计折中，因为较大的晶体管尺寸可
改善整体线性度但会降低PAE。当所有
参考阻抗1 Z0 = 5 –2.0 的三级功率放大器。这同样需要仔细考
晶体管的尺寸和偏置确定后，就可以继 图4：封装好的射频前端模块验证板和
m2 续进行匹配和偏置电路的详细设计。版 TRL校准板照片。
indep(m2) = 15.398
plot_vs(ThirdOrdIMD_I, Pload_dBm) = –29.875 图设计从整个设计过程的早期阶段就需
要开始考虑，以避免不引入过大的寄生

三阶交调 (dBc)
–10 效应以及确保设计的可实现性。功放的
第一和第二级使用共同的栅极偏置引线 20
–20 15
m2 （加在引脚PA_V g12 上），而第三级设 10
–30
置单独的偏置引线（PA_V g3 ）。这样就 5
–40 0
可以单独优化两个电压，以对PA的线性 S 11 _Meas, S 21_Meas, S 11 _Sim, S 21 _Sim (dB) –5
–50
度或PAE进行提升。漏极供电可以类似 –10
–60 –15
2 4 6 8 10 12 14 16 18 20 22 24 地通过两个独立的引脚施加+4V电压在 –20
“PA_V d12 ”和“PA_V d3 ”上，尽管这两 –25
输出功率, 两个频率 (dBm)
(b) –30
个引脚在PCB板上是相连的。 20 23 26 29 32 35
图2：P1dB条件下最佳PAE对应的阻抗点以 SPDT开关采用串并结构，该设计中 Frequency (GHz)
及对应的功率回退条件下的IMD3（a）； 的串联和并联分支中集成了多个晶体管
1
P1dB条件下最佳功率对应的阻抗点以及对 以提高线性度 。晶体管截止时的电容限 图5：射频前端模块的发射通道的小信号
应的功率回退条件下的IMD3（b）。 制了关断状态下器件在高频率处的固有 性能测试与仿真对比。
24 Microwave Journal China 微波杂志 May/Jun 2018