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TechnicalFeature 技术特写 GPS 驯服 10 MHz 频率基准 ...

图1c）。因为这些无线电是软件定义 术是通过信号欠采样获得信道信息或中 能需要控制软件来操作无线电。FPGA
的，它们能够在传输过程中在数微秒内 频（IF）带宽。欠采样允许一只较低采 IP需要从一个软件程序出发，跨过系统
用新的参数完成编程，或者通过从内部 样率、较高动态范围的ADC捕获一个中 接口发出操作参数，软件程序通常被写 ... 还有更多 !
或外部存储器简单地加载新的固件实现 心位于较高频率的窄带宽信号而不丢失 成Windows或Linux环境下“C”可调用
针对不同目的的新配置。 信息。为了在这种情况下正确地工作， 例程的电路板支持包（BSP）的函数。
SDR通常是在一种称之为“夹层卡 RF输入通道和ADC必须容下这些较高频 BSP包含库函数和预编译好的示例代
（mezzanine card）”的特种PCB上实 率的信号。 码，可以运行它们来测试电路板功能。
现的。当前一代是织构交变的夹层卡 在模数采样之后，下一级通常是数 其中一个功能是命令ADC捕获数据并将  GPS/GNSS 驯服 10 MHz 此 FS740 GPS 驯服 10 MHz 频率参考以铯基
（XMC）或FPGA夹层卡（FMC）。图 字下变频器（DDC），DDC进行频率转 其传输到FPGA，以便DDC中的进一步 准的零头价格提供与其相当的稳定性和相
2显示了XMC和FMC及其相应的功能框 换和带宽缩减。DDC通常是在FPGA中 处理。处理后的数据可以存储在存储器  TCXO, OCXO 或 Rb 时基 位噪声。
图。图2a是有4个200MHz ADC通道的一 以IP固件实现的。 中，或者传输到DAC以转换回一个模拟
块XMC卡，图2b是有2个3GHz ADC通道 信号并输出以进行发射。这是使用BSP  相对 GPS 和 UTC 时间标记
和2个2.8GHz DAC信道的FMC卡。每块 固件 软件库函数和驱动程序开发的一个软件 其主要功能包括：一个12位/秒的频率
板都有一个用于可变采样率的含多bit分 FPGA是由未连接的逻辑、算法和 程序的一例。如果用户创建了任何新的  具 12 位数/秒的频率计数器 计数器、具有可调频率和幅度的DDS合
数合成器的精确定时系统，定时系统被 信号处理的构件组成的，这些构件用IP FPGA IP，则必须编写其它的控制软件 成源、内置分配放大器、以及相对于UTC
锁定到一只板上的温控晶振（OCXO） 固件配置以执行特定的功能。虽然对于 并将其纳入BSP包中。  信号源：正弦，方形，三角形 & IRIG-B 或GPS的事件时间标记 。
或一个参考输入信号。这些定时系统通 极端的编程灵活性很理想，但固件开发
常接收来自网络时间协议服务器或GPS 复杂。为了简化开发过程，一些COTS 最新的COTS SDR技术  内置分配放大器 可选的OCXO或铷钟（PRS10）提供优于
接收机的外部同步信号，以满足雷达或 SDR制造商提供用于其电路板基本操作 硬件 -130 dBc / Hz的相位噪声。
蜂窝系统的精确定时要求。ADC的相位 的FPGA IP。这通常包括了用于采集和 过去10年中，像Xilinx这样的FPGA  以太网和RS-232接口
相干采样、FPGA DSP数据同步和DAC 传输数据的模拟和数字I/O功能，以及用 制造商一直在通过减小硅工艺节点的尺
信号传输也需要精确定时。 于特定无线电功能的DSP IP，例如将数 寸来改进技术，减少了器件的尺寸、重
XMC ADC有200 MSPS的最大采 据传送到系统的DDC、滤波器、信道化 量和功率（SWaP）。2008年底，Xilinx FS740 ... 2745 美元 (全球通价格)
样率，不用滤波即可捕获100 MHz的 器和引擎。 Virtex-6系列采用了一种40 nm工艺制
Nyquist带宽。数字无线电的一种常见技 DDC功能需要3个IP构件：数控振 造，每个FPGA上有平均2000个DSP切
荡器（NCO）本振、一个复数混频器和 片。2017年，Ultrascale系列采用了20
多个数字滤波器，以取代传统模拟无线 nm工艺，FPGA DSP切片增加到了约
RRH
RRH 电系统的功能（见图1）。DDC的调谐 5500个。Xilinx最新的片上系统（SoC）
Fronthaul CPRI 级使用一个复数数字混频器将感兴趣的 RFSoC，在同一块芯片上包含了FPGA结
Fronthaul CPRI 频率转换到基带。由一只直接数字合成 构和ARM处理器、ADC和DAC。16 nm
BBU 工艺已经在每个器件上实现了超过4200
BBU 器（DDS）NCO驱动的一对乘法器，让
IP Backhaul
IP Backhaul 用户能够将接收机“调谐”到所需的频 个DSP切片、4个1.5 GHz的A53 ARM处
Central 率。采样信号接着通过一只低通有限脉 理器、2个600 MHz的R5 ARM处理器、
冲响应(FIR)滤波器来对信号进行1/10抽 8个4 GHz的12位ADC和8个6.4 GHz的14
(a)
取以适应一个有限的信道带宽。DDC的 位DAC。
两个主要优点是：1/10抽取带来的更高 图3显示了使用Xilinx RFSoC的一
RRH RRH
的信噪比（SNR），以及调谐到信号窄 个COTS SDR实例的功能框图，Xilinx
带中心频率的能力。信号1/10抽取有效 RFSoC是Pentek公司5950 3U VPX板的核
地降低了采样率并减少了不相关的白噪 心元件。包含RFSoC的中心区域是可以
BBU BBU 声，并且NCO能够精确地数字调谐到单 插入一个3U VPX载体的全连接的模块上
CPRI Fronthaul CPRI Fronthaul 个Nyquist区内的一个特定载波频率。 系统（SoM）。同时，该器件可以像上
B Central Back-
B haul 一代FPGA一样通过千兆位以太网端口
U
(b) 软件 进行控制，板上ARM处理器允许自主操
尽管厂商提供的FPGA IP可能满足 作并具有与本地/外部网络上的器件通/
图5：分布式(a)和集中式(b)的RAN。 某个特定应用的指标，但系统的实现可 控制的能力3。

用数字处理提高信噪比 固件
2
一只ADC的理论SNR的计算是：SNR = 6.02N + 1.76 dB，式中N是ADC中的位数 。 上一代FPGA使用如VeriLog或超高
对于一只200 MHz、16位的ADC，SNR =（6.02×16 + 1.76）dB = 98 dB。该计算假设输 速集成电路描述语言（VHDL）的文本
化硬件描述语言（HDL）编程。Xilinx
入信号是满量程的，因此实际的SNR可能更低，因为前端LNA的增益将减小，“后退”
以补偿高波峰因数的通信信号。由于ADC的非线性、来自LNA输入的额外噪声和采样时 的Vivado已包含了最新的符合AXI4标准
钟的抖动，理论SNR将进一步降低。一只高质量ADC的实测SNR将不会高于75 dB。 的IP模块。Xilinx的IP Integrator工具有代
然而，通过使用一只DDC减少带宽（从整个Nyquist带宽到系统的信道带宽）可 表HDL代码的虚拟图形化模块，可以通
以提高动态范围。例如，对于一只f Nyquist = fs / 2 = 100MHz的200MHz ADC和一个5MHz 过拖放布线相互连接。图4显示了一个
LTE信道带宽（BW），计算出来的SNR将是SNR PG = SNR Nyquist + 10log 10 (f Nyquist /BW) = 75 VHDL编码案例（见图4a）以及相应的 Stanford Research Systems
+ 10log 10 (100/5) ≈ 88 dB，有13 dB的提高。 拖放图形模块（见图4b）。这种更直观 Tel: (408) 744-9040 • www.thinkSRS.com
的编程方式使得FPGA新手也能将表示
www.thinkSRS.com/products/FS740.htm
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