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采用90nm富陷阱SOI-CMOS实现高温度稳定性和高线性度的K波段功率放大器
录入时间:2021/12/4 10:09:15

K-Band Highly Linear Power Amplifier with Superior Temperature Stability in 90 nm Trap-Rich SOI-CMOS

夏庆贞、Dongze Li,中科院微电子所、中国科学院大学;Hudong Chang、Bing Sun、Honggang Liu,中科院微电子所

(12月9-10日在深圳举办的电子设计创新大会也将有相关议题,点此了解

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近年来,用于24GHz汽车雷达和5G通信的K波段MMIC引起了广泛的关注。典型的K波段MMIC通常采用昂贵的SiGe BiCMOS和GaAs pHEMT技术。1-3 由于高延展CMOS晶体管的截止频率不断提高,基于CMOS技术的先进MMIC现在可以满足这些高频电子系统的成本和集成要求。4-7 然而,用块状硅CMOS技术制造的K波段功率放大器在高温环境下性能严重下降,例如在汽车发动机附近。5

然而,用于5G的K波段PA的线性度是一个重要的特性,在块状CMOS中很难实现。6 SOI-CMOS技术用于生产高温应用的IC,与块状CMOS相比,可以提供更高的截止频率、更好的线性度和更低损耗的无源元件。因此,SOI-CMOS技术已成为高性能K波段应用的一个经济高效的选择。

在这篇文章中,采用90纳米富陷阱高电阻SOI-CMOS技术实现了一个具有高线性度和高温度稳定性的K波段叠加FET功率放大器。SOI nMOSFET的截止频率高于90GHz。在驱动级中使用了共源结构,在输出级中选择了双叠层FET结构。小信号和大信号测量结果验证了线性度,温度稳定性的测量范围为-40℃至125℃。

 

PA设计

堆叠FET结构

 

1 单端、两级PA结构。

这项工作中的PA是基于富陷阱的SOI-CMOS工艺设计的,具有高线性度和高温稳定性。1显示了单端两级结构的完整示意图,包括一个驱动级和一个输出级。每个MOSFET都工作在A类。

一般来说,采用高延展Si CMOS技术制造的PA的输出功率主要受到其低击穿电压的限制;然而,堆叠式场效应晶体管配置将摆动电压平均分配到每个MOSFET中。理论上,一个k层堆叠的FET结构可以容忍k倍的击穿电压,提高输出功率和可靠性。该设计最重要的是在每个MOSFET的漏极看到的负载阻抗。因此,一个小电容并联到共栅MOSFET M3的栅极,以调整在M2漏极看到的负载阻抗,并控制M2和M3的漏极-源极摆动电压。

CPW线路和电感器的设计

 

2 CPW线在信号线下没有假填充。

由于块状CMOS工艺中相对较高的衬底电导率,电感和CPW线路结构通常会遇到较高的衬底电感损耗。在这项工作中,富陷阱的高电阻衬底提供了低介电损耗和低串扰的PA。输入和级间匹配网络是用CPW线设计的。高质量系数的多圈射频扼流圈电感器是用两层厚的铜互连制成的。它们也可以用CPW实现,然而,长的CPW线会导致更大的芯片面积。

在100纳米以下的CMOS工艺中,对RFIC设计的要求是很严格的。小型浮动金属化假填充(dummy fill)被用来调整金属密度和抑制互连的厚度变化;然而,假填充会影响微波和毫米波电路中使用的传输线和电感器的电气性能。8 因此,应该仔细考虑使用假填充的问题。如2所示,CPW线路下的假填充被移除,以减少对微波无源元件的影响。

输出级MOSFET尺寸和PA稳定性

使用了负载线方法,并计算了高输出功率的最佳负载阻抗(Ropt)。在这个设计中仔细进行了各种权衡,以确定输出功率、Ropt和输出级MOSFET的尺寸。一般来说,较大的MOSFET可以提供较高的输出功率和较小的Ropt;然而,大尺寸的MOSFET通常是用栅指并联设计的,这可能会形成一个极小的输入阻抗,并使宽带输入匹配网络难以设计。在本功率放大器的设计中,输出级MOSFET的尺寸为3.125微米×32指,以尽量减少栅极串联电阻的影响。根据仿真结果,M2和M3的最大漏源电压约为2.4V。最大的漏极电流几乎为80mA,M2和M3的膝电压约为0.3V。

 

 

3 模拟的Z1与频率的关系。

对于单个MOSFET而言,Pout是根据经验估计的输出功率。对于一个两层叠加的FET结构,额外的3dB功率增益可以使输出功率翻倍至16.2dBm,这是联邦通信委员会(FCC)允许的点对点无线通信的合适值。联邦通信委员会还为短程雷达应用开放了22至29GHz的频段。在这种应用中需要大带宽与高输出功率。

在M3漏极看到的负载阻抗(Z2)被调整为2Ropt,即52.5Ω,接近于标准的50Ω负载阻抗。因此,不需要输出匹配网络,电路面积也减少了。Z1的模拟实部和虚部(见图3)显示,在20至30GHz范围内,用一个160fF的电容连接到M3的栅极,阻抗被优化到约26Ω。

连接到M1和M2栅极的小电阻用于提供偏置电压和提高电路稳定性。一个2pF的MIM去耦电容并联在每个偏置焊盘上,以减少键合线的影响,这也有助于稳定性。对功率放大器的Rollett稳定系数K进行了模拟,在直流和30GHz之间的所有频率下,该系数大于1。瞬态模拟证实,每个输出级MOSFET在高输出功率下具有相同的摆幅电压,特别是在高驱动水平下。

 

测量结果

 

4 MMIC PA和表征板。

4显示了用于芯片测量的印刷电路板(PCB)和PA的显微照片。整个芯片的面积是0.9×0.7毫米,包括焊盘。PCB为PA提供直流偏压,并联了1和10μF的电容。驱动级的Vdd为1.2V,输出级的Vdd为2.4V。Infinity地面-信号-地面微探头被用于片上测量。在任何驱动水平或丝焊电感上都没有观察到振荡的迹象。

使用Keysight E5247网络分析仪进行小信号测量(5a)。该电路的输入端口被设计为在24GHz时与50Ω匹配。从21.1到27.1GHz,3dB带宽约为6GHz,而在23.5GHz时达到14.6dB的峰值增益。从22到25.4GHz,S11低于-10dB,在没有输出匹配网络的情况下,S22约为-5dB。在20至30GHz频段内,PA的S12低于-38dB,这表明有很高的反向隔离水平。

大信号测量(5b)显示输出功率、功率增益和PAE。该PA可以在23.5GHz产生14.2dBm的饱和输出功率,OP1dB为10.5dBm。由于寄生效应,测量的最大输出功率比模拟的略低。最大的PAE为23.5%。

 

5 PA的小信号(a)和大信号(b)性能。

 

6 PA双频测量和计算出的OIP3。

 

 

7 测得的输出功率、增益和PAE随温度的变化。

双频测量验证了其线性度。使用模拟信号发生器在23.5GHz和23.52GHz施加两个频率的信号。信号通过一个三通进行组合,输出由信号分析仪捕获。6显示了PA的线性度和测得的OIP3为28.4dBm。这比Komijani等人6报告的块状CMOS中的PA高出14.4dB。这表明,使用富陷阱的SOI-CMOS技术可以实现高线性度的PA。

一个高温和低温的半自动探测站被用来测量不同温度下的射频性能(7)。在-40℃时,功率放大器的输出功率、增益和最大PAE分别为15.4dBm、16.7dB和30.2%。在125℃时观察到射频性能略有下降,但该芯片仍能提供11.5dB的峰值增益,12.6dBm的输出功率和18.3%的峰值PAE。

Dawn等人5 报告的用块状CMOS制造的器件的PA增益与室温相比,在80℃时有7.7dB的衰减。这种在富陷阱SOI-CMOS技术中设计的功率放大器在没有任何温度补偿电路的情况下表现出卓越的温度性能。对于不适合或不可能进行冷却的汽车电子应用来说,这是一个重要的考虑因素。

 

结论

一款采用90纳米富陷阱高电阻SOI-CMOS技术的K波段堆叠FET功率放大器,具有高线性度和高温度稳定性,采用两层堆叠FET架构和低损耗共面波导匹配网络,以提高射频输出功率和PAE。下层的假填充被移除,以减少对CPW线路和多圈电感的影响。优化了堆叠MOSFET的尺寸,以省略输出匹配网络,减少芯片面积。

 

致谢

本工作得到了国家重点研发计划项目2016YFA0202304和2016YFA0201903、国家自然科学基金一般项目61674168和61504165,以及中国科学院微电子研究所微电子器件与集成技术重点实验室开放项目的支持。

 

参考文献

  1. Y. Kim, S. Lee and Y. Kwon, “45 GHz Stacked-FET PA with Linearizing Feed-Forward Rectifier,” Electronics Letters, Vol. 52, No. 18, July 2016, pp. 1535–1537.
  2. D. P. Nguyen, T. Pham, B. L. Pham and A. V. Pham, “A High Efficiency High Power Density Harmonic-Tuned Ka Band Stacked-FET GaAs Power Amplifier,” IEEE Compound Semiconductor Integrated Circuit Symposium, October 2016.
  3. I. Gresham, A. Jenkins, R. Egri, C. Eswarappa, F. Kolak, R. Wohlert, J. Bennett and J. P. Lanteri, “Ultra Wide Band 24 GHz Automotive Radar Front-End,” IEEE MTT-S International Microwave Symposium Digest, June 2003, pp. 369–372.
  4. H. T. Dabag, B. Hanafi, F. Golcuk, A. Agah, J. F. Buckwalter and P. M. Asbeck “Analysis and Design of Stacked-FET Millimeter-Wave Power Amplifiers,” IEEE Transactions on Microwave Theory and Techniques, Vol. 61, No. 4, April 2013, pp. 1543–1556.
  5. D. Dawn, S. Sarkar, P. Sen, B. Perumana, M. Leung, N. Mallavarp, S. Pinel and J. Laskar, “60 GHz CMOS Power Amplifier with 20-dB Gain and 12 dBm Psat,” IEEE MTT-S International Microwave Symposium Digest, June 2009, pp. 537–540.
  6. A. Komijani, A. Natarajan and A. Hajimiri, “A 24-GHz, +14.5 dBm Fully Integrated Power Amplifier in 0.18-μm CMOS,” IEEE Journal of Solid-State Circuits, Vol. 40, No. 9, October 2005, pp. 1901–1908.
  7. S. Shakib, H. C. Park, J. Dunworth, V. Aparin and K. Entesari, “A 28 GHz Efficient Linear Power Amplifier for 5G Phased Arrays in 28nm Bulk CMOS,” IEEE International Solid-State Circuits Conference, January-February 2016, pp. 352–353.
  8. A. Tsuchiya and H. Onodera, “Effect of Dummy Fills on Characteristics of Passive Devices in CMOS Millimeter-Wave Circuits,” IEEE 8th International Conference on ASIC, October 2009, pp. 296–299.

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